Мы предлагаем:
Официальное трудоустройство в соответствии с действующим законодательством РФ; Полностью белая заработная плата; Стабильная компания и масштабные проекты; Пятидневная рабочая неделя; Гибкое начало рабочего дня (по договоренности с непосредственным руководителем); ДМС со стоматологией; Кафе на территории
График работы:
5/2, сменный (1 смена с 7.00 до 15:30 / 2 смена с 15.00 до 23.30), во время испытательного срока график работы с 8.00 до 16.30• Частичную компенсацию стоимости аренды жилья (условия обсуждаются на собеседовании)• Соц. гарантии и компенсации, предусмотренные трудовым законодательством• Дополнительные
Мы предлагаем:
оформление в штат компании по ТК РФ с первого рабочего дня, испытательный срок - 3 месяца; график работы: 5/2 с 8:30 до 17.00, суббота и воскресенье - выходные; светлый комфортный офис, чистое производство; чай, кофе, молоко от компании, оборудованные комнаты приема пищи; после окончания испытательного
График работы:
5/2 с 8:00 до 17:00, пятница с 08:00-15:45 Испытательный срок: 3 месяца Для иногородних предоставляется частичная компенсация аренды жилья (обсуждается индивидуально) Бесплатная парковка на территории предприятия, собственная столовая, льготное питание. Чем предстоит заниматься: Разработка преобразовательной
АО Дизайн Центр Союз - ведущий российский дизайн-центр по разработке аналоговых и аналого-цифровых микросхем. Мы активно развиваем направление цифровых ИС, включая микроконтроллеры, схемы интерфейсов и др. Для ускорения данных работ нам требуется: - Опытный RTL-разработчик со знанием цифровой схемотехники ...
График работы:
5/2,офисный формат работы; Полис ДМС (включающий стоматологию, страховку выезжающих за рубеж, телемедицину, онлайн-консультации юриста и психолога); Кафетерий льгот — гибкую систему бонусов, где каждый сотрудник самостоятельно определяет структуру и наполнение своего пакета льгот. В него включены затраты
Обязанности Разработка цифровых блоков ASIC Логический синтез цифровых схем Требования Опыт выполнения логического синтеза Опыт разработки RTL с использованием языков Verilog/SystemVerilog Опыт сопровождения верификации RTL разрабатываемых блоков Опыт составления SDC на разрабатываемые блоки ...